C-TEC 2403-1模块
ID.Nr.250.00175910 LfD-Nr-1137
VOITH Drbo H+L Hydraulic GmbH & CO.KG ID.Nr.250.00176610 LfD-Nr-1143
ASV STUBBESP00084824 DN40 1464830001
ASV STUBBESP00084884 DN25 1464810001

C-TEC 2403-1模块

Sunon  ME50151V1-000C-A99
TURCK  S30-6-E60 DC24V
SERVOMEX S2930985A
colvern LM10/3M29
colvern LM10/3M29
rauscher stoecklin Js-s4/400A/400V
ravioli DLAP8D
pizzato FR602-1
FLOWSERVE PNWS2AAU2P515
AEG Type:AAM160LZA4
BADER INDUSTRIE-ELEKTRONIK ASR-2410
HOFT&WESSEL HW 8612/F2
BUCHER HYDRAULICS 301RC007284
GORACO S.R.L  /BANSBACH A8B1Z-3-350-501--001 120N
Metafram BP25 C14/18 x 14
NORD SK 372.1F VL_90SH/4
aelgroup AGT 1000JL Ser 030
GWK KRINT V5.0 9070454
AUTOMATIONDIRECT ACTR2000-42L-F

高速缓冲存储器（Cache）其原始意义是指存取速度比一般随机存取记忆体（RAM）来得快的一种RAM，一般而言它不像系统主记忆体那样使用DRAM技术，而使用昂贵但较快速的SRAM技术，也有快取记忆体的名称。

高速缓冲存储器是存在于主存与CPU之间的一级存储器， 由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多， 接近于CPU的速度。在计算机存储系统的层次结构中，是介于*处理器和主存储器之间的高速小容量存储器。它和主存储器一起构成一级的存储器。高速缓冲存储器和主存储器之间信息的调度和传送是由硬件自动进行的。

高速缓冲存储器重要的技术指标是它的。

高速缓冲存储器通常由高速存储器、联想存储器、替换逻辑电路和相应的控制线路组成。在有高速缓冲存储器的计算机系统中，*处理器存取主存储器的地址划分为行号、列号和组内地址三个字段。于是，主存储器就在逻辑上划分为若干行；每行划分为若干的存储单元组；每组包含几个或几十个字。高速存储器也相应地划分为行和列的存储单元组。二者的列数相同，组的大小也相同，但高速存储器的行数却比主存储器的行数少得多。

联想存储器用于地址联想，有与高速存储器相同行数和列数的存储单元。当主存储器某一列某一行存储单元组调入高速存储器同一列某一空着的存储单元组时，与联想存储器对应位置的存储单元就记录调入的存储单元组在主存储器中的行号。

当*处理器存取主存储器时，硬件首先自动对存取地址的列号字段进行译码，以便将联想存储器该列的全部行号与存取主存储器地址的行号字段进行比较：若有相同的，表明要存取的主存储器单元已在高速存储器中，称为命中，硬件就将存取主存储器的地址映射为高速存储器的地址并执行存取操作；若都不相同，表明该单元不在高速存储器中，称为脱靶，硬件将执行存取主存储器操作并自动将该单元所在的那一主存储器单元组调入高速存储器相同列中空着的存储单元组中，同时将该组在主存储器中的行号存入联想存储器对应位置的单元内。

当出现脱靶而高速存储器对应列中没有空的位置时，便淘汰该列中的某一组以腾出位置存放新调入的组，这称为替换。确定替换的规则叫替换算法，常用的替换算法有:近少使用算法（LRU）、*先出法（FIFO）和随机法（RAND）等。替换逻辑电路就是执行这个功能的。另外，当执行写主存储器操作时，为保持主存储器和高速存储器内容的一致性，对命中和脱靶须分别处理。

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